Producción del Laboratorio de Componentes
IP-core para estimación de ruido submarino, basado en IA (2025)
Autores: María Celeste CEBEDIO, Lucas Andrés RABIOGLIO, Luciana DE MICCO
Congreso Argentino de Sistemas Embebidos (CASE 2025)
Descargar PDFQuantized Generative Autoencoder for Audio Spectrograms (2025)
Autores: María Celeste CEBEDIO, Lucas Andrés RABIOGLIO, Luciana DE MICCO
IEEE Embedded Systems Letters
Plataforma para testeo de algoritmos de escape implementados en hardware (2025)
Autores: María Celeste CEBEDIO, Luciana DE MICCO, Lucas Andrés RABIOGLIO
Congreso Argentino de Electrónica CAE2025
Descargar PDFIntegración de dinámicas caóticas en autocodificadores convolucionales generativos (2025)
Autores: María Celeste CEBEDIO, Lucas Andrés RABIOGLIO, Luciana DE MICCO
Congreso Argentino de Electrónica CAE2025
Descargar PDFImpulsive Noise Estimator With Minimization Methods (INEMM) on Software (2024)
Autores: Lucas Andrés RABIOGLIO, María Celeste CEBEDIO, Leonardo José ARNONE, Luciana DE MICCO, Jorge CASTIÑEIRA MOREIRA
Embedded Systems Letters
Middleton Class A Noise Median Estimator: FPGA and Software Implementation (2024)
Autores: Lucas Andrés RABIOGLIO, María Celeste CEBEDIO, Leonardo José ARNONE, Luciana DE MICCO, Jorge CASTIÑEIRA MOREIRA
IEEE Embedded Systems Letters
A general construction method for Pseudo-Random Number Generators based on the Residue Number System (2016)
Autores: Carlos Arturo GAYOSO, Jorge CASTIÑEIRA MOREIRA, Hilda Angela LARRONDO
IET Signal Processing, Londres, UK., Abril, 2016
Soft Distance Metric Decoding of Polar Codes (2015)
Autores: Mónica Cristina LIBERATORI, Jorge CASTIÑEIRA MOREIRA, Leonardo José ARNONE, Patrick G. FARRELL
Cryptography and Coding, Proceedings of the 15th IMA International Conference, IMACC 2015, Oxford, UK, Springer,, Diciembre, 2015, 978-3-319-27238-2
A Low Complexity Sum-Subtract Decoding Algorithm for Non-Binary LDPC Codes over GF(q) (2014)
Autores: Carlos Arturo GAYOSO, Claudio Marcelo GONZÁLEZ, Leonardo José ARNONE, Jorge CASTIÑEIRA MOREIRA
Congreso Argentino de Sistemas Embebidos (CASE) 2014, Buenos Aires, Argentina, Agosto, 2014
Implementación en lógica programable de un decodificador LDPC de alta versatilidad (2008)
Autores: Leonardo José ARNONE, Carlos Arturo GAYOSO, Claudio Marcelo GONZÁLEZ, Jorge CASTIÑEIRA MOREIRA
37th JAIIO – Argentine Symposium on Computing Technology (AST 2008), pp. 224-231, Santa Fe
Implementacion paramétrica en FPGA de un decodificador LDPC para cualquier tipo de matriz paridad y tasa de código (2008)
Autores: Leonardo José ARNONE, Carlos Arturo GAYOSO, Claudio Marcelo GONZÁLEZ, Jorge CASTIÑEIRA MOREIRA
XIV Workshop IBERCHIP, pp. 1-3
Sum-Subtract Fixed Point LDPC Decoder (2007)
Autores: Leonardo José ARNONE, Carlos Arturo GAYOSO, Claudio Marcelo GONZÁLEZ, Jorge CASTIÑEIRA MOREIRA
Latin American Applied Research, 37, pp. 17-20
Uso de códigos de decodificación iterativa para mejorar la transmisión de mensajes cifrados con AES (2007)
Autores: Leonardo José ARNONE, Jorge CASTIÑEIRA MOREIRA, Carlos Arturo GAYOSO, Claudio Marcelo GONZÁLEZ
XIII Workshop de IBERCHIP, Lima, Perú, March, 2007
Analysis and FPGA Implementation of Combined Error-Control and Encryption Schemes (2007)
Autores: Leonardo José ARNONE, Carlos Arturo GAYOSO, Claudio Marcelo GONZÁLEZ, Jorge CASTIÑEIRA MOREIRA, Mónica Cristina LIBERATORI
III Southern Conference on Programmable Logic, Mar del Plata, Argentina, February 26-28, 2007
A genetic algorithm based decoder for Low-Density Parity-Check Codes (2006)
Autores: Adriana Gabriela SCANDURRA, Ana Lucía DAI PRA, Leonardo José ARNONE, Lucia Isabel PASSONI, Jorge CASTIÑEIRA MOREIRA
Latin American Applied Research, 36, pp. 169-172
A LDPC logarithmic decoder implementation (2005)
Autores: Leonardo José ARNONE, Carlos Arturo GAYOSO, Claudio Marcelo GONZÁLEZ, Jorge CASTIÑEIRA MOREIRA
RPIC XI, pp. 100-103, September, 2005
A LDPC logarithmic decoder implementation (2005)
Autores: Leonardo José ARNONE, Carlos Arturo GAYOSO, Claudio Marcelo GONZÁLEZ, Jorge CASTIÑEIRA MOREIRA
Proceedings of the VIII ISCTA 2005, pp. 356-361, Ambleside, United Kingdom, July, 2005
Algoritmo de suma-resta para implementar códigos de paridad de baja densidad en lógica programable (2005)
Autores: Jorge CASTIÑEIRA MOREIRA, Carlos Arturo GAYOSO, Leonardo José ARNONE, Claudio Marcelo GONZÁLEZ
XI Workshop de IBERCHIP, pp. 127-129, San Salvador. Brasil, March, 2005
Implementación de códigos de paridad de baja densidad en lógica programable usando sumas y restas (2004)
Autores: Leonardo José ARNONE, Carlos Arturo GAYOSO, Claudio Marcelo GONZÁLEZ, Jorge CASTIÑEIRA MOREIRA
IV Jornadas de Computación Reconfigurable y Aplicaciones, pp. 431-439, Barcelona, Spain, September, 2004
Logic programmable implementation of convolutional coding for indoors infrared links (2003)
Autores: Jorge CASTIÑEIRA MOREIRA, Leonardo José ARNONE, Claudio Marcelo GONZÁLEZ, Carlos Arturo GAYOSO
X RPIC, 2, pp. 781-785, San Nicolas, Argentina, October, 2003
Diseño de un Decodificador Viterbi para ser utilizado en Enlaces Infrarrojos (2003)
Autores: Jorge CASTIÑEIRA MOREIRA, Leonardo José ARNONE, Carlos Arturo GAYOSO, Claudio Marcelo GONZÁLEZ
IWS 2003 del IX Workshop de IBERCHIP, La Habana, Cuba, March 26-28, 2003
Diseño de un Codificador Cíclico Programable para ser utilizado en Comunicaciones Infrarrojas Interiores (2002)
Autores: Leonardo José ARNONE, Carlos Arturo GAYOSO, Claudio Marcelo GONZÁLEZ, Jorge CASTIÑEIRA MOREIRA
CACIC2002, Buenos Aires, Argentina, October 15-18, 2002
Diseño de un Codificador Cíclico Programable para ser utilizado en Comunicaciones Infrarrojas Interiores (2002)
Autores: Leonardo José ARNONE, Carlos Arturo GAYOSO, Claudio Marcelo GONZÁLEZ, Jorge CASTIÑEIRA MOREIRA
VIII Workshop de IBERCHIP, Guadalajara, México, April, 2002
Simulated annealing and Neural Networks for Gate Matrix Layout (2000)
Autores: Carlos Arturo GAYOSO, Claudio Marcelo GONZÁLEZ, Jorge CASTIÑEIRA MOREIRA
Latin American Applied Research
Simulated annealing and Neural Networks for Gate Matrix Layout (1999)
Autores: Carlos Arturo GAYOSO, Claudio Marcelo GONZÁLEZ, Jorge CASTIÑEIRA MOREIRA
VIII RPIC